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August 05, 2013

ASICの高密度化・低混線率

不用意に大面積なASICを作らないために機器メーカーがやるべきこと、カシオが講演

■手の打ちようがなかった
 同氏があるICの開発が終盤に差し掛かったころ、半導体メーカーから「配線混雑度が高くRTLデータの変更をお願いしたい」と言われた。一般に、配線混雑度を0.1%以下にすることで、設計が収束しやすいとされる。しかし、このとき、半導体メーカーから西本氏へは変更方法の案内がなかった上、同氏の手元にはレイアウト設計ツールはなく、途方に暮れた。同氏は日本ケイデンスに泣きつき、何とか設計を収束させた。この設計ではチップ面積利用率(セルの総面積÷配置枠の面積)は50%で、一般に言われている80%には届かなかった。西本氏が漏らしたところによると、配線混雑度の解消を半導体メーカーに任せると、チップ面積利用率を下げて、すなわちチップ面積を大きくして、配線混雑度を下げがちだという。西本氏が見せた例では、当初の水平方向の配線混雑率は15.72%、垂直方向のそれは11.08%だった。セル間隔を広げて両方向の配線混雑率を0%にしたところ、チップ面積が8倍になったという。チップ面積を大きくせずに、配線混雑解消を図る方法を探ることは重要である。
(中略)
■論理合成後の見積もり値は意味がない
 ここまでは、回路ブロックの動作周波数が1MHzとして試行を重ねてきた。遅い回路にすることで、ツール(RTL Compiler)の最適化処理の負担を軽減し、処理時間を短くしようと考えたからだ。配線混雑度を左右する要因(CSA構造を採る範囲)が分かったことで、実際のチップで使える動作周波数である200MHzにRTL Compilerの制約条件を設定して処理してみた。すると、チップ面積利用率は82.15%と目標値をクリアした。また配線混雑度は両方向とも目標値の0.1%をオーバーしてしまったが、水平方向が0.12%、垂直方向が0.15%で実用的には問題のないレベルになった(図8)。1MHzと200MHzのどちらの制約条件でも、大きな違いがなかったことから、同氏は「さまざまな試行錯誤は低速設計で行い、最後に高速設計する手法が実用的と言える」とした。

Casioz08

こんな本格的なものはR&Dと業者で折衝するのでアマサイには関係ありませんでした。しかし、弊社オリジナルチップを作る段階で高密度化・低混雑度は特許化できる場合があります。オリジナル時点で特許の要素は十分ありますしね。

こういうのもアマサイの好物です。

記事のバックにある特許とかさぐると面白そうだな。人気blogランキング・自然科学にぷちっとな。【押す】≪応接室、ちょっと不具合が出ています。少々お待ちください≫

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