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May 28, 2014

三次元デバイス続々と?

出典は日エレの昨年のものです。ご注意ください。

メモリ・セルを縦に積む 有留 誠一
出典:日経エレクトロニクス、2013年9月16日号
http://techon.nikkeibp.co.jp/article/FEATURE/20140522/353465/?rt=nocnt

プレーナ型NANDフラッシュ・メモリの後継技術として期待を集めているのが、3次元構造のNANDフラッシュ・メモリ(以下、3次元NAND)だ。メモリ・セルを3次元方向に積層することで大容量化する技術である。

 3次元NANDの開発は以前から進められていたが、コストを下げにくいという問題があった。それを克服する技術として2007年に東芝が開発したのが、「BiCS(Bit Cost Scalable)」である。

BiCSは縦型のチャネルを備え、電荷蓄積部にSONOS(silicon-oxide-nitride-oxide-silicon)構造を採用する。BiCSの技術的なポイントは、その製造手法にある。BiCSでは制御ゲートを何層も積層した後、その上層から下層までを貫く穴(スルー・ホール)を開けてチャネルを作る。1層ずつ下から積み上げる従来の3次元NANDに比べて、製造工程数を大幅に減らせる。結果として、プロセス・コストを劇的に低減できる可能性がある。

3dcell_kakusha

 BiCSのコンセプトが低コスト化に有効だったため、その後、韓国Samsung Electronics社や我々など多くの企業が3次元NANDの開発に取り組むようになった。垂直ゲート型などさまざまな方式が提案されたが、ここにきて主要メーカーの選択は垂直チャネル型に統一されつつある(図6)。東芝の「P-BiCS」やSamsung社の「TCAT(Terabit Cell Array Transistor)」、我々の「DC-SF(Dual CG-Surrounding FG)」や「SMArT(Stacked Memory Array Transistor)」がこれに当たる。我々は浮遊ゲート型のDC-SFセルとチャージ・トラップ型のSMArTセルの両方を開発した。以下では、この二つの3次元メモリ・セル技術を紹介しよう。

Fuyugatecell

SMArTセルには以上のような長所があるものの、3次元セルでは一般に書き込みディスターブが大きくなりやすいという課題がある。ブロック内に同じワード線(WL)とビット線(BL)につながる複数のストリング(メモリ・セル列)が存在し、選択トランジスタでストリングの選択/非選択を制御しなければならないからだ。この結果生じる書き込みディスターブ・モードは、プレーナ型セルにはなかった動作モードである。

 この新しい書き込みディスターブ・モードでは、BL/DSL(ドレイン選択線)電圧がともに0Vであり、8V程度のチャネル・ブースト(channel boosting)電圧をビット線にリークさせないようにしなければならない。ところがDSLはサブスレッショルド領域でのリーク電流が多いため、書き込みディスターブが起こってしまう。この問題に対しては、DSLのVtを高い値に設定し、DSLとセルの間にダミー・セルを置いてチャネル・ブースト電圧のリーク電流を抑制することによって、劇的に改善できた。

何か最近3次元デバイスの情報がないと思ったら各社で着々と製造しているわけですね。

汎用はまだ先かしら。

ああ、日エレ読んでおけばいいって話?あと展示会とか。

しかし、こんな図面はなかなか見られませんな。

三次元プリンタで作れたりするのかなあ。
まあ、とにかくがんばってほしいです。


半導体で稼ぐとしたら三次元デバイスとアマサイは思っているのですが。人気blogランキング・自然科学にぷちっとな。【押す】≪応接室、ちょっと不具合が出ています。少々お待ちください≫

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